Przejdź do treści
Aplikuj teraz

Ta oferta jest na kilku portalach
Integral Solutions

Verification Engineer

Integral Solutions Zobacz wszystkie oferty
Warszawa
Wygasa 29 lis 2026
3 dni temu

W skrócie

Verification Engineer in Warsaw. Develop UVM testbenches, verification plans, and coverage models. Requires B.

Sc./M.

Sc. in EE/CS, ~5 years of ASIC/SoC verification experience, SystemVerilog, UVM, bus protocols, EDA tools, and scripting. Benefits include medical care, sports subsidies, and language classes.

Słowa kluczowe

SystemVerilog UVM ASIC verification SoC verification AXI Python Bash EDA tools RTL simulation gate-level simulation

Skrót przygotowany przez AI na podstawie danych z ogłoszenia.

Tę ofertę zebraliśmy z innego portalu i mamy tylko jej podstawowe dane.
Opublikowana 2026-10-30
Źródło

Hexjobs App

Narzędzia dopasowane do tej oferty.