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Integral Solutions

Verification Engineer

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Warszawa
Läuft ab 29 Nov 2026
vor 3 Tagen

Kurzfassung

Verification Engineer in Warsaw. Develop UVM testbenches, verification plans, and coverage models. Requires B.

Sc./M.

Sc. in EE/CS, ~5 years of ASIC/SoC verification experience, SystemVerilog, UVM, bus protocols, EDA tools, and scripting. Benefits include medical care, sports subsidies, and language classes.

Schlüsselwörter

SystemVerilog UVM ASIC verification SoC verification AXI Python Bash EDA tools RTL simulation gate-level simulation

Zusammenfassung von der KI aus den Daten der Anzeige erstellt.

Diese Anzeige stammt von einer anderen Jobbörse, wir führen nur die Eckdaten.
Veröffentlicht 2026-10-30
Quelle

Hexjobs App

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