Перейти до вмісту
Подати заявку

Ця вакансія є на кількох порталах
Integral Solutions

Verification Engineer

Integral Solutions Усі вакансії
Warszawa
Діє до 29 лис 2026
3 дні тому

Коротко

Verification Engineer in Warsaw. Develop UVM testbenches, verification plans, and coverage models. Requires B.

Sc./M.

Sc. in EE/CS, ~5 years of ASIC/SoC verification experience, SystemVerilog, UVM, bus protocols, EDA tools, and scripting. Benefits include medical care, sports subsidies, and language classes.

Ключові слова

SystemVerilog UVM ASIC verification SoC verification AXI Python Bash EDA tools RTL simulation gate-level simulation

Стислий виклад підготовано ШІ на основі даних оголошення.

Ми зібрали цю вакансію з іншого порталу й маємо лише основні дані.
Опубліковано 2026-10-30
Джерело

Hexjobs App

Інструменти, налаштовані під цю вакансію.