Przejdź do treści
Ideamotive

Senior ASIC Physical Design Engineer (Back-End)

Warszawa
17 dni temu

W skrócie

Senior ASIC Physical Design Engineer (Back-End) in Warsaw for deep-tech company developing post-quantum cryptography hardware. Responsibilities include full physical implementation, floorplanning, placement, CTS, routing, timing closure, and sign-off. Requires 5+ years of ASIC back-end experience and proficiency with Cadence/Synopsys tools. Employment contract with potential ESOP.

Skrót przygotowany przez AI na podstawie treści ogłoszenia.

O projekcie

Jako Ideamotive prowadzimy rekrutację dla polskiej spółki deep-tech. Klient tworzy sprzętowe akceleratory kryptografii postkwantowej w krzemie, odporne na ataki przyszłych komputerów kwantowych. Szukamy doświadczonego inżyniera, który przejmie pełną odpowiedzialność za obszar physical design i poprowadzi go od floorplanu aż po sign-off. Dołączysz do skompletowanego już zespołu ekspertów, w którym brakuje właśnie Twoich kompetencji.

Twój zakres obowiązków

Prowadzenie pełnego procesu implementacji fizycznej dla procesorów kryptograficznych.

Wykonywanie floorplanningu, placementu, syntezy drzewa zegarowego (CTS) oraz routingu.

Zamykanie czasów (timing closure) i sign-off STA w wielu wariantach (corners i modes).

Odpowiedzialność za power planning oraz analizę IR-drop i elektromigracji.

Projektowanie architektur low-power, w tym power domains, level shifters, isolation cells oraz sieci dystrybucji body bias dla Adaptive Body Bias.

Handoff do layoutu, wprowadzanie zmian ECO i przygotowanie do tape-outu w bezpośredniej współpracy z foundry.

Tworzenie dokumentacji technicznej i wsparcie procesu certyfikacji układu.

Czego oczekujemy

Obywatelstwo Unii Europejskiej (twardy wymóg formalny).

Minimum 5 lat komercyjnego doświadczenia w obszarze ASIC back-end / physical design.

Samodzielne poprowadzenie co najmniej jednego tape-outu od etapu floorplanu do sign-offu.

Biegła obsługa narzędzi place-and-route: Innovus (Cadence) lub IC Compiler II / Fusion Compiler (Synopsys).

Praktyczne doświadczenie z analizą STA i sign-offem przy użyciu PrimeTime lub Tempus.

Znajomość narzędzi do weryfikacji fizycznej (DRC/LVS), takich jak Calibre, IC Validator lub Pegasus.

Doświadczenie z architekturami low power i standardami UPF lub CPF.

Zrozumienie pełnego przepływu projektowania ASIC oraz styku front-endu z back-endem.

Wykształcenie wyższe na kierunku elektronika, inżynieria komputerowa lub pokrewnym.

Mile widziane

Doświadczenie z technologią FD-SOI, szczególnie Global

Foundries 22FDX.

Praktyka we wdrażaniu Adaptive Body Bias.

Udokumentowane sukcesy w optymalizacji poboru mocy układów.

Znajomość zagadnień bezpieczeństwa sprzętowego: TRNG, PUF oraz mitygacji ataków side-channel.

Posiadanie poświadczenia bezpieczeństwa (krajowego, UE lub NATO).

Co oferujemy

Zatrudnienie wyłącznie na podstawie umowy o pracę.

Zastosowanie 50% kosztów uzyskania przychodu (KUP) do części wynagrodzenia z tytułu pracy twórczej.

Program opcji na akcje (ESOP) dla pracowników merytorycznych, uruchamiany po przekształceniu firmy w spółkę akcyjną.

Stabilne zatrudnienie w projekcie z gwarantowanym finansowaniem na najbliższe lata.

Pracę nad unikalną w skali europejskiej technologią kryptografii postkwantowej.

Opublikowana 2026-09-01
Wygasa 2026-11-30
Źródło